Pomoč pri začetkih VHDL & Lattice CPLD

[MareBozo]

Pozdravljeni,

vem da je nakaj tem odprtih na drugem forumu, vendar si vseeno želim če bi tu našel koga, ki bi mi pomagal skozi začetke.
Problem 1.):
Na plati od Lattice - LC4256ZE-B-EVN sem hotel za "hello world" napravit utripanje LEDice.

Koda: Izberi vse

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity blink is
   port (
      LED: out std_logic);
end;

architecture behavioral of blink is


begin

TEST: PROCESS
   BEGIN
      LED <= '1'; WAIT FOR 500 ns;
      LED <= '0'; WAIT FOR 500 ns;
   END PROCESS;
end behavioral;


Sinteza ne uspe, predvidevam da zato ker "WAIT FOR timeout" ni možno zgenerirati in je možno uporabiti le v simulaciji?

[bluel]

Ko bom imel kaj vec casa ti lahko se kodo dobim oz. pripravim.

Za blink, bos moral uporabiti uro oz. CLK, ga lahko dobis od zunaj oz. nekateri
imajo to tudi noter.
To preveri v navodilih borda oz. CPLD-ja

Za delay, pac bos moral steti CLK (deliti, ) v glavnem da dobis zeljeno fekvenco,
in sele tedaj bos lahko vklapljal led.

Nekaj imas tukaj opisano
https://www.nandland.com/vhdl/tutorials ... part2.html

[bluel]

Evo tukaj je se primer testiran na machXO3LF
z clk 12MHz.

.vhdl

Koda: Izberi vse

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity Blink is
    port(
            LED     : out  STD_LOGIC_VECTOR (7 downto 0);  -- definirano, ker ima 7 ledic
            clk        : in    std_logic
         );
end Blink;

architecture Behavior of Blink is
    signal    count    : std_logic_vector(23 downto 0);
   signal led1 : std_logic;
begin
    -- Clock Divider
    process(clk)
    begin
        if (rising_edge(clk)) then
            count <= count + '1';
        end if;
    end process;
   LED(0 downto 0) <= count(23 downto 23); -- pisem samo na ledico 0 vrednost stevca iz 23 pozicije
end Behavior;

.lpf

Koda: Izberi vse

BLOCK RESETPATHS ;
BLOCK ASYNCPATHS ;
LOCATE COMP "LED[0]" SITE "H11" ;
LOCATE COMP "LED[1]" SITE "J13" ;
LOCATE COMP "LED[2]" SITE "J11" ;
LOCATE COMP "LED[3]" SITE "L12" ;
IOBUF PORT "LED[0]" IO_TYPE=LVCMOS33 PULLMODE=UP ;
IOBUF PORT "LED[1]" IO_TYPE=LVCMOS33 PULLMODE=UP ;
IOBUF PORT "LED[2]" IO_TYPE=LVCMOS33 PULLMODE=UP ;
IOBUF PORT "LED[3]" IO_TYPE=LVCMOS33 PULLMODE=UP ;
#LOCATE COMP "gpio" SITE "B4" ;
#IOBUF PORT "gpio" IO_TYPE=LVCMOS25 PULLMODE=DOWN SLEWRATE=NA CLAMP=OFF HYSTERESIS=NA DIFFDRIVE="NA" DRIVE=NA DIFFRESISTOR=OFF ;
IOBUF PORT "LED[4]" PULLMODE=UP IO_TYPE=LVCMOS33 ;
IOBUF PORT "LED[5]" PULLMODE=UP IO_TYPE=LVCMOS33 ;
IOBUF PORT "LED[6]" PULLMODE=UP IO_TYPE=LVCMOS33 ;
IOBUF PORT "LED[7]" PULLMODE=UP IO_TYPE=LVCMOS33 ;
#IOBUF PORT "pwrdown" PULLMODE=DOWN IO_TYPE=LVCMOS33 SLEWRATE=FAST DRIVE=16 ;
LOCATE COMP "LED[4]" SITE "K11" ;
LOCATE COMP "LED[5]" SITE "L13" ;
LOCATE COMP "LED[6]" SITE "N15" ;
LOCATE COMP "LED[7]" SITE "P16" ;
#LOCATE COMP "pwrdown" SITE "K12" ;
LOCATE COMP "clk" SITE "C8" ;
FREQUENCY PORT "clk" 12.000000 MHz ;

[VolkD]

, dajte začet na začetku. Kaj uporabim za programator ? Kakšen HW ?

[MareBozo]

@bluel: Hvala! Še eno vprašanje. Za "clk" uporabljaš zunanji pin? Interni osc? Sem zelo zelen

[bluel]

Volkd - ta plata ima ze vse gor tudi programator (ftdi2232H ce se ne motim ).
ti priklopis na USB in zadeva dela preko Lattice Diamond

Za clk uporabljam zunanji oscilator (12MHz prihaja kar iz ft2232h pin 3), ki gre na tisti pin C8 (lcmxo3l).

[bluel]

Ta ispMACH 4256 ima moznost da sam generira clk.
Sicer bi moral pogledat projek, ki je prilozen http://www.latticesemi.com/view_document?document_id=40506.
Jaz uporabljam za XO3 Lattice Daimond, za ispMach 4xxxx se pa
uporablja ispLever. Zadevi sta malo razlicni, kako se konfigurira.

[VolkD]

Volkd - ta plata ima ze vse gor tudi programator (ftdi2232H ce se ne motim ).
ti priklopis na USB in zadeva dela preko Lattice Diamond

Je kje kaka zadeva, da jo sam sestaviš in dobiš programator za zmerno ceno ?
Želja je namreč uporabiti cpld v nekem svojem vezju.

[MareBozo]

Ta ispMACH 4256 ima moznost da sam generira clk.
Sicer bi moral pogledat projek, ki je prilozen http://www.latticesemi.com/view_document?document_id=40506.
Jaz uporabljam za XO3 Lattice Daimond, za ispMach 4xxxx se pa
uporablja ispLever. Zadevi sta malo razlicni, kako se konfigurira.

Demo projekt je v verilgu. Sem našel: https://github.com/hpaluch/hpaluch.gith ... kout-Board

Ta PDF govori o oscilatoru... bom poizkusil : http://www.latticesemi.com/-/media/Latt ... t_id=29135

[MareBozo]

Volkd - ta plata ima ze vse gor tudi programator (ftdi2232H ce se ne motim ).
ti priklopis na USB in zadeva dela preko Lattice Diamond

Je kje kaka zadeva, da jo sam sestaviš in dobiš programator za zmerno ceno ?
Želja je namreč uporabiti cpld v nekem svojem vezju.

Ti pošljem PDF shemo po skype?
Lahko si pa sam dol cukneš pa uvoziš (altium)
http://www.latticesemi.com/en/Products/ ... akoutBoard
Downloads/Desig File (registriraj se)

[MareBozo]

Po kratkem premoru sem si vzel par minut in poizkusil ->

Koda: Izberi vse

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
library MACH;
use MACH.components.all;

entity blink is
   port (
      LED: out std_logic_vector(7 downto 0));
end;

architecture behavioral of blink is
   signal     n,i         : std_logic_vector(7 downto 0);
   signal    osc_dis    : std_logic;
   signal    tmr_rst    : std_logic;
   signal    osc_out    : std_logic;
   signal    tmr_out    : std_logic;
   
   component osctimer
      generic(TIMER_DIV : string);
      port( DYNOSCDIS : in std_logic;
      TIMERRES : in std_logic;
      OSCOUT : out std_logic;
      TIMEROUT : out std_logic);
   end component;

begin

   I1: OSCTIMER
      generic map (TIMER_DIV => " 1048576")
      port map ( DYNOSCDIS => osc_dis,
         TIMERRES => tmr_rst,
         OSCOUT => osc_out,
         TIMEROUT => tmr_out);
   
   TEST: PROCESS(osc_out)
      BEGIN
         if(rising_edge(osc_out)) then
            i <= i + '1';
         end if;
      END PROCESS;
   TEST: PROCESS(tmr_out)
      BEGIN
         if(rising_edge(tmr_out)) then
            n <= n + '1';
         end if;
      END PROCESS;
      
      LED(7 downto 4) <= n(7 downto 4);
      LED(3 downto 0) <= i(7 downto 4);
      
      tmr_rst <= '0';
      osc_dis <= '0';
end behavioral;


Tole "skropocalo" nekaj utripa vendar ne tako kot bi si želel.
Moram si še priti na jasno, ampak clk pa dela!

[MareBozo]

Prišel sem do točke ko brez simulatorja ne bo šlo.
Aldec active-hdl je integriran, pa me zanimajo licence. Verjetno ni free glede na to da potrebujem še USBkey... ali pač?
Uporabniki Lattice...kako je s tem? Je kakšna free alternativa za simuliranje ?

HVALA!

[bluel]

Načeloma naj bi bila verzija Active HDL, ki jo dobis zraven Diamond
je lattice edition in kot mi je znano podpira tudi tisto kar podpira Diamond.
(govorim od free licence, ki jo dobis za eno leto ob prijavi)

[VolkD]

(govorim od free licence, ki jo dobis za eno leto ob prijavi)

In potem se prijaviš še enkrat in še,...

[bluel]

Lahko se pogleda tudi tukaj

http://insights.sigasi.com/faq.html#whi ... -can-i-use

So pač malo manj prijazne rešitve (GHDL), delajo pa vredu.

[MareBozo]

Načeloma naj bi bila verzija Active HDL, ki jo dobis zraven Diamond
je lattice edition in kot mi je znano podpira tudi tisto kar podpira Diamond.
(govorim od free licence, ki jo dobis za eno leto ob prijavi)

Bil sem malo zmeden ker mi licenca ni zagrabila. Problem je bil v PATHu do licence. Sedaj dela!

[Dorijan]

A mogoče kdo ve, če se na kak način še da priti do IspLEVER Classic licence.
Ker trenutno iščem in najdem samo tisto za 600€/leto.

[Dorijan]

Sem končno si vzel čas in pognal ta ispLever za CPLD.
Za LC4256ZE razvojno ploščo je demo program, ki uporablja interni oscilator(izsek is datasheeta v prilogi) ga deli in pelje na ledice, da utripajo.

Za ogrevanje sem se odločil replicirati program v VHDL, ampak ne vem kako bi se povezal na oscilator, ki je v CPLDju samem.

Se kdo še kaj spomni, kako se ta ispLever uporablja in kako bi interni clock povezal v prjekt.